クロック信号に対する信号タイミングのばらつきを防ぐために複数の信号配線を等長配線する事があります。

等長配線は、名前のとおりプリント基板内の複数パターンの長さを等しくなるように配線する事で、プリント基板パターンで生じる遅延を等しくしようと言う事です。

ただし、遅延量を等しくするためには、同一の層か同等特性の層の配線でなくてはなりません。

違う層の配線だと長さあたりの遅延量が異なる事があるために意味が薄れます。

違う層を通る場合で遅延量を合わせるには、等長配線にするのではなく等遅延配線を実施する必要があります。

ところで、どのような場合に等長配線処理が必要でしょうか。

高周波信号で必要なのでしょうか。

プリント基板パターンの遅延量は 1mmあたり約6～7ps程度です。

1cm違っても100ps以下の違いでしかありません。

クロックに対するデータ信号のセットアップタイムやホールドタイムに100ps程度のばらつきが加わると問題になりそうであれば等長配線が必要な回路かも知れません。

つまり、周波数が低い信号線だとしても、クロックエッジとデータ信号の切り替わりタイミングが近くなっている設計の場合は等長配線が必要になって来る場合があります。

クロックと信号が90度位相のタイミングにしてあるDDRメモリーなどでは、400MHz(800Mbps)程度より上のクロック周波数だと等長配線が必須になって来るのだと思います。

等長配線はやらないで良いならば避けるべきです。

等長配線を行う場合は、いちばん長くなってしまう配線に合わせるように他の配線の長さを伸ばして行きます。

配線を長くする時にミアンダ配線にしますが、広くスペースを使うためにいちばん長い配線がさらに長くなって全体の配線長が長くなって行きます。

つまり、等長配線を行う事はプリント基板での配線を長くしてしまい、信号品質を劣化させる事につながります。

さらに、基板設計工数も増大します。

例えば、64bitの最短配線が５分で出来ても等長配線をするには数時間かかる場合もあります。

信号品質を取るか、信号タイミングを重視する必要があるか、という事です。

等長配線が必要にならない配線に等長配線を行う事は、基板設計工数を増大させた上に信号波形品質を悪くしているだけという事になります。

次回は、誘電損失について